LOGIQUE PROGRAMMABLE EN VERILOG


	Chapitre 1. Introduction

	Chapitre 2. Traitement combinatoire et syntaxe du langage

	Chapitre 3. L'usage de l'outil QUARTUS II

	Chapitre 4. Description comportementale
		4.1. Le bloc always et le type reg
		4.2. Les opérateurs conditionnels
		4.3. La mémoire élémentaire
		4.4. L'alternative multiple
		4.5. Exemple de description par table de vérité
		4.6. Traitement séquentiel par l'exemple
		4.7. Exercices
		4.8. Solutions des exercices

	Chapitre 5. Projets : énoncés

	Chapitre 6. Projets : vers la solution

Chapitre 4. Description comportementale

		4.1. Le bloc always et le type reg

		4.2. Les opérateurs conditionnels

		4.3. La mémoire élémentaire

		4.4. L'alternative multiple

		4.5. Exemple de description par table de vérité

		4.5.1. Cas de la bascule RS
		4.5.2. Cas du décodeur BCD 7 segments
		4.6. Traitement séquentiel par l'exemple

		4.6.1. Bascule D
		4.6.2. Compteur modulo 16
		4.6.3. Compteur de 4 à 28
		4.6.4. Compteur/décompteur modulo 16
		4.6.5. Compteur modulo 16 avec entrée de validation et RAZ synchrone
		4.6.6. Compteur modulo 16 à chargement asynchrone
		4.6.7. Registre à décalage 6 bits (1 entrée série - 1 sortie parallèle)
		4.6.8. Registre à décalage 6 bits (1 entrée série - 1 sortie série)
		4.7. Exercices

		4.7.1. La Bascule JK
		4.7.2. Compteur-décompteur 4 bits BCD avec chargement synchrone
		4.7.3. La Bascule 74LS73A
		4.7.4. Compteur BCD modulo 100
		4.7.5. Le compteur 74LS168
		4.7.6. Le registre universel 74LS194
		4.8. Solutions des exercices

		4.8.1. Bascule JK
		4.8.2. Compteur-décompteur 4 bits BCD avec chargement synchrone
		4.8.3. Bascule 74LS73A
		4.8.4. Compteur BCD modulo 100
		4.8.5. Le compteur 74LS168
		4.8.6. Le registre universel 74LS194