LOGIQUE PROGRAMMABLE EN VERILOG
Chapitre 1. Introduction
Chapitre 2. Traitement combinatoire et syntaxe du langage
Chapitre 3. L'usage de l'outil QUARTUS II
Chapitre 4. Description comportementale
4.1. Le bloc always et le type reg
4.2. Les opérateurs conditionnels
4.3. La mémoire élémentaire
4.4. L'alternative multiple
4.5. Exemple de description par table de vérité
4.6. Traitement séquentiel par l'exemple
4.7. Exercices
4.7.1. La Bascule JK
4.7.2. Compteur-décompteur 4 bits BCD avec chargement synchrone
4.7.3. La Bascule 74LS73A
4.7.4. Compteur BCD modulo 100
4.7.5. Le compteur 74LS168
4.7.6. Le registre universel 74LS194
4.8. Solutions des exercices
Chapitre 5. Projets : énoncés
Chapitre 6. Projets : vers la solution
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4.7.1. La Bascule JK

 

Le travail consiste à réaliser la synthèse d'une bascule JK. On rappelle ses fonctionnalités.

  • elle est synchrone et on supposera son activité sur front montant,
  • J est l'équivalent de Set de la bascule RS et K l'équivalent de Reset,
  • la combinaison où Set et Reset sont actifs consiste à complémenter l'état de la sortie.

Travail à réaliser :

1- Etablir la table de vérité de la bascule JK
2- Etablir le programme permettant de réaliser une bascule JK active sur front descendant
3- Simuler et valider votre solution

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