LOGIQUE PROGRAMMABLE EN VERILOG


Chapitre 1. Introduction

Chapitre 2. Traitement combinatoire et syntaxe du langage

Chapitre 3. L'usage de l'outil QUARTUS II

Chapitre 4. Description comportementale
	4.1. Le bloc always et le type reg
	4.2. Les opérateurs conditionnels
	4.3. La mémoire élémentaire
	4.4. L'alternative multiple
	4.5. Exemple de description par table de vérité
	4.6. Traitement séquentiel par l'exemple
	4.7. Exercices
		4.7.1. La Bascule JK
		4.7.2. Compteur-décompteur 4 bits BCD avec chargement synchrone
		4.7.3. La Bascule 74LS73A
		4.7.4. Compteur BCD modulo 100
		4.7.5. Le compteur 74LS168
		4.7.6. Le registre universel 74LS194
	4.8. Solutions des exercices

Chapitre 5. Projets : énoncés

Chapitre 6. Projets : vers la solution

4.7. Exercices

Cette suite d'exercices permet de mettre en oeuvre les apports et acquis précédents. La difficulté va en s'accroissant au fur et à mesure.

Il est conseillé de :

Faire une analyse du traitement à réaliser (événements et ce qu'ils doivent engendrer)
Définir les entrées sorties
Décrire le comportement en français ou pseudo-langage (proche du langage naturel - mots en français clairs pour tous - sans respecter la syntaxe de description du langage)
Ecrire le programme
Implanter le programme sous la forme d'un projet dans Quartus II
Définir un jeu de tests
Débogguer en utilisant le simulateur et le jeu de tests

		4.7.1. La Bascule JK
		4.7.2. Compteur-décompteur 4 bits BCD avec chargement synchrone
		4.7.3. La Bascule 74LS73A
		4.7.4. Compteur BCD modulo 100
		4.7.5. Le compteur 74LS168
		4.7.6. Le registre universel 74LS194