LOGIQUE PROGRAMMABLE EN VERILOG
Chapitre 1. Introduction
Chapitre 2. Traitement combinatoire et syntaxe du langage
Chapitre 3. L'usage de l'outil QUARTUS II
Chapitre 4. Description comportementale
4.1. Le bloc always et le type reg
4.2. Les opérateurs conditionnels
4.3. La mémoire élémentaire
4.4. L'alternative multiple
4.5. Exemple de description par table de vérité
4.6. Traitement séquentiel par l'exemple
4.6.1. Bascule D
4.6.2. Compteur modulo 16
4.6.3. Compteur de 4 à 28
4.6.4. Compteur/décompteur modulo 16
4.6.5. Compteur modulo 16 avec entrée de validation et RAZ synchrone
4.6.6. Compteur modulo 16 à chargement asynchrone
4.6.7. Registre à décalage 6 bits (1 entrée série - 1 sortie parallèle)
4.6.8. Registre à décalage 6 bits (1 entrée série - 1 sortie série)
4.7. Exercices
4.8. Solutions des exercices
Chapitre 5. Projets : énoncés
Chapitre 6. Projets : vers la solution
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4.6.8. Registre à décalage 6 bits (1 entrée série - 1 sortie série)

Au lieu de sortir l'ensemble des registres comme dans l'exercice précédent, la sortie se fait sur le bit le plus à droite. On peut résoudre en gardant quasiment le même programme.

Il existe de la même façon un registre interne de 6 bits.

Le programme final peut être :

module RegDecalDr (clk , e, S) ;

input e, clk;

output S;

reg [5 : 0] Q;

always @(posedge clk)

Q = {e, Q} >> 1 ;

assign S = Q[0];

endmodule

ou encore :

module RegDecalDr (clk , e, S) ;

input e, clk;

output S;

reg S;

reg [5 : 0] Q;

always @(posedge clk)

{Q , S} = {e , Q} ;

endmodule

 

 

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