LOGIQUE PROGRAMMABLE EN VERILOG
Chapitre 1. Introduction
Chapitre 2. Traitement combinatoire et syntaxe du langage
Chapitre 3. L'usage de l'outil QUARTUS II
Chapitre 4. Description comportementale
4.1. Le bloc always et le type reg
4.2. Les opérateurs conditionnels
4.3. La mémoire élémentaire
4.4. L'alternative multiple
4.5. Exemple de description par table de vérité
4.6. Traitement séquentiel par l'exemple
4.7. Exercices
4.8. Solutions des exercices
4.8.1. Bascule JK
4.8.2. Compteur-décompteur 4 bits BCD avec chargement synchrone
4.8.3. Bascule 74LS73A
4.8.4. Compteur BCD modulo 100
4.8.5. Le compteur 74LS168
4.8.6. Le registre universel 74LS194
Chapitre 5. Projets : énoncés
Chapitre 6. Projets : vers la solution
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4.8.2. Compteur-décompteur 4 bits BCD avec chargement synchrone

Le compteur décompteur est synchrone.

Il doit être chargé en présence de l'entrée load (recopie des entrées a).

Il doit passer de 9 à 0 en comptage et de 0 à 9 en décomptage

 

La solution :

module CptDecptBCDChargparall (load, cdbar, clk, a, N) ;

input load, cdbar, clk ;

input [3 : 0] a ;

output [3 : 0] N ;

reg [3 : 0] N ;

always @ (posedge clk)

if (load)

N = a ;

else

if (cdbar)

begin

N = N+1 ;

if (N >9)

N = 0 ;

end

else

begin

N = N-1 ;

if (N == 15)

N = 9 ;

end

endmodule

 

 

 
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