LOGIQUE PROGRAMMABLE EN VERILOG
Chapitre 1. Introduction
Chapitre 2. Traitement combinatoire et syntaxe du langage
2.1. Le module
2.2. Les entrées - sorties
2.3. Les niveaux logiques
2.4. Le corps du programme
2.5. Les opérations logiques binaires
2.6. Les opérations logiques unaires
2.7. Les opérations arithmétiques
2.8. Les bus
2.9. La déclaration de paramètre
2.10. La concaténation
2.11. Exemple: l'additionneur 1 bit complet
2.12. Taille et codage des nombres
2.13. Extension des modules
2.14. Avantages et Inconvénients des différentes approches sur un exemple
2.15. Exercices
2.15.1. des OU exclusif
2.15.2. La Bascule RS
2.15.3. Encodeur BCD - 7 segments
2.16. Solution des exercices
Chapitre 3. L'usage de l'outil QUARTUS II
Chapitre 4. Description comportementale
Chapitre 5. Projets : énoncés
Chapitre 6. Projets : vers la solution
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2.15.2. La Bascule RS

Soit le schéma suivant :

On demande de mettre en oeuvre un programme Verilog réalisant ce câblage.

On mènera plusieurs approches :

  1. Décrire par instanciation de fonctions NOR préalablement déclarés : module NOR2 (e1, e2, S)
  2. Décrire le module en utilisant les opérateurs logiques ET (&), OU (|) et de complémentation (~)
  3. Décrire le module en utilisant directement les opérateurs NOR (~|).
  4. Valider la conformité des résultats et l’équivalence des traitements par une simulation

Remarque : pour comparer plus facilement, on pourra mettre dans le même module les 3 solutions en affectant à Q1 la première solution, à Q2 la seconde, etc. La simulation des différents traitements sera réalisée et permettra de comparer les résultats.

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