LOGIQUE PROGRAMMABLE EN VERILOG
Chapitre 1. Introduction
Chapitre 2. Traitement combinatoire et syntaxe du langage
2.1. Le module
2.2. Les entrées - sorties
2.3. Les niveaux logiques
2.4. Le corps du programme
2.5. Les opérations logiques binaires
2.6. Les opérations logiques unaires
2.7. Les opérations arithmétiques
2.8. Les bus
2.9. La déclaration de paramètre
2.10. La concaténation
2.11. Exemple : l'additionneur 1 bit complet
2.11.1. Par les équations logiques
2.11.2. En se rappelant le mécanisme d'addition
2.12. Taille et codage des nombres
2.13. Extension des modules
2.14. Avantages et Inconvénients des différentes approches sur un exemple
2.15. Exercices
2.16. Solution des exercices
Chapitre 3. L'usage de l'outil QUARTUS II
Chapitre 4. Description comportementale
Chapitre 5. Projets : énoncés
Chapitre 6. Projets : vers la solution
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2.11. Exemple : l'additionneur 1 bit complet

Un additionneur 1 bit complet est un additionneur générique permettant le cascadage (opération sur plusieurs bits) et qui fournit un résultat permettant d'étendre l'opération.

Il possède de ce fait 3 entrées que l'on nommera A1, B1 et R0 et 2 sorties S1 et R1.

Les entrées A1, B1 sont les 2 opérandes à additionner à une retenue venue du calcul précédent.

L'indice 1 indiquera le rang de l'opération et 0 la provenance d'un résultat précédent.

Pour les sorties, la somme de 3 termes sur 1 bit tient obligatoirement sur 2 bits : S1 est la somme de rang 1 et R1, la retenue générée (le bit de poids fort du résultat).

R0
A1
B1
R1
S1
0
0
0
0
0
0
0
1
0
1
0
1
0
0
1
0
1
1
1
0
1
0
0
0
1
1
0
1
1
0
1
1
0
1
0
1
1
1
1
1

 

Le symbole (non normalisé) pourra avoir l'allure suivante :

 

Le problème peut être résolu de différentes façons :

    2.11.1. Par les équations logiques
    2.11.2. En se rappelant le mécanisme d'addition
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