Les limites sont fixées par
les objectifs.
Le premier objectif c'est d'inscrire
le cours dans le cadre de la formation des étudiants
en IUT.
Son cadre est clairement défini
par le module ENSL1 (Electronique Numérique
et Synthèse Logique) du programme pédagogique
national (PPN) du DUT GEII en respectant les horaires,
les contenus et le temps d'apprentissage en maîtrisant
les prérequis.
Ce module est positionné au
1er des 4 semestres de la formation. Son contenu correspond
à un temps de travail et d'acquisition équivalent
à un peu plus de la moitié du temps
à consacrer au module ENSL1 qui correspond
à 60 heures de formation. La première
partie de la formation aura été occupée
par l'acquisition des prérequis de ce module
(page suivante).
Le second objectif est lié
au public visé. Quel est-il ?
- un étudiant qui doit aborder
le langage Verilog dans le cadre d'un stage,
- un étudiant qui se trouve
éloigné de son établissement
pour des raisons diverses,
- un étudiant qui a besoin
de reprendre ses fondamentaux (acquis insuffisants),
- une personne (lycéen, technicien,
collègue) à la recherche d'information
sur ce langage, qui doit se recycler, qui doit acquérir
une compétence jugée insuffisante
(VAE, enseignement à distance, ...).
C'est ainsi que pour certains utilisateurs
ou visiteurs, le contenu pourra paraître insuffisant,
voire incomplet, mais c'est le résultat d'un
choix.
Un module supplémentaire naîtra
peut être d'un besoin exprimé, d'une
demande ...
Pour ceux qui le souhaite, il existe
aussi de très bons ouvrages pour aller plus
loin, entre autres :
- en Verilog : Verilog HDL: A Guide
to Digital design and Syntesis de Samir PALNIKAR,
chez Prentice Hall,
- en logique programmable : Circuits
numériques et synthèse logique, un outil :
VHDL de Jacques WEBER et Maurice MEAUDRE, mis en ligne
sur ce même site.
Sans oublier les nombreux sites qui
permettent d'aborder ce langage, notamment celui de
l'Ecole Nationale Supérieure des Télécommunications
(http://www.comelec.enst.fr/hdl/verilog_intro.html).
